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Power Member
 加入日期: Mar 2003 您的住址: 台北
文章: 597
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引用:
k8L似乎是Rev.H |
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2006-05-24, 08:59 PM
#41
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Major Member
加入日期: Sep 2004 您的住址: 木柵動物園
文章: 293
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引用:
http://www.amdzone.com/modules.php?...order=0&thold=0 http://www.xbitlabs.com/articles/cp...r-analysis.html 根據 xbit labs 的分析，即使雙核心的 K8，一顆核心要存取另外一顆的核心，看起來還是與由記憶體控制器讀出的 latency 一樣，並沒有受惠於 crossbar switch 而加速，可能是受限於 MOESI protocol 實做的問題。或許這部分 AMD 還有改進的空間，不然就是簡單的使用 shared L3 cache 來解決了... |
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2006-06-02, 12:09 AM
#42
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Major Member
加入日期: Sep 2004 您的住址: 木柵動物園
文章: 293
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http://www.amdzone.com/modules.php?...order=0&thold=0
http://www.xbitlabs.com/articles/cp...r-analysis.html 另外也有分析到 P-D，P-D 就如同 x2 一樣，也要到 memory 去讀取。 而 P4 HT 則因為同一核心，latency 最低。 而 yonah 的 shared L2 cache 則表現得比 x2 與 p-d 好很多，有著極低的 latency。 而 conroe 的 latency 又比 yonah 更低。 看起來 k8 dual-core 在存取另外一顆核心 cache 上，根本沒有利用到 crossbar switch 的優點，或許如同作者所說的是 MOESI 的關係，看起來還有很大的改進的空間，不知道 K8L 會不會解決此問題，還是簡單的使用 shared L3 cache 來解決就行了? |
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2006-06-02, 12:20 AM
#43
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Major Member
加入日期: Dec 2004
文章: 114
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150mm大小的四核 AMD真的進布很多
看intel要不要把many core早日實現來應對(每個core不一樣大小) 不過K8L真的太遠了,一年內還看不到, DT要等2008吧! |
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2006-06-02, 12:43 AM
#44
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Power Member
加入日期: Oct 2004
文章: 594
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2006-08-23, 07:00 PM
#45
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*停權中*
加入日期: Nov 2002 您的住址: 東湖
文章: 1,688
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http://72.14.235.104/search?q=cache:AJA6CWjH7b8J:china5.nikkeibp.co.jp/cgi-bin/china/news/news/semi200605190117.html+Transactional+Memory&hl=zh-TW&gl=tw&ct=clnk&cd=2&lr=lang_zh-CN|lang_zh-TW&client=firefox-a
【日經BP社報道】 查爾斯·摩爾 就預定在45nm工藝以後應用的新一代86架構微處理器設計思想，記者日前採訪了AMD負責微處理器設計的高級研究員查爾斯·摩爾（Charles Moore）。在2006年5月15日∼18日于美國聖諾塞召開的“Spring Processor Forum”論壇第一天，摩爾以《Redefining Performance Through System Balance》為題發表了主題演講，就目前正在開發的新一代架構進行了說明。記者隨後對他進行了採訪。（採訪者：枝 洋樹） ——英特爾在“Core Microarchitecture”中通過比現有NetBurst架構大幅減少管線級數等措施，簡化了CPU內核。這種趨勢能否說是整個高性能微處理器的發展方向？ 摩爾：45nm工藝以後，在設計微架構時在製造技術上將會產生更多的限制。不能使內核複雜化的確已經成為一種趨勢。但並非只是單純地簡化就行了。如果因過於簡單而使現有應用軟體的處理性能做出犧牲的話，就會遭到用戶的拋棄。 ——聽說目前正在開發的配備4個CPU內核的微處理器集成了共用三級緩存，其目的是？ 摩爾：因為如果能夠很好地取得平衡，性能就有望大幅提高。每個CPU內核都提供了專用的一級緩存和二級緩存。供指令和數據使用的一級緩存總計也就是64KB左右。二級緩存的容量不便透露，但最好能達到足以讓一個CPU內核運行一個應用軟體的程度。我們的微處理器由於內置了記憶體控制電路，因此命中不到三級緩存時的損失非常低。原因是命中不到二級緩存時，通過同時訪問三級緩存和記憶體，在命中三級緩存時可以中止對記憶體的訪問。 ——打算如何避免多個CPU內核共用記憶體空間時產生的數據衝突？聽說英特爾設想在開發多線程程式時將採用不會逐一鎖定各線程之間共用的記憶體空間、即名為“Transactional Memory（事務記憶體）”的記憶體。 摩爾：我認為Transactional Memory非常值得關注。我們也在進行研究。因為我們已經認識到鎖定的問題對於程式員來說是一種嚴峻的問題。 ——聽說新一代微處理器能夠以擴展卡的方式配置協處理器，其配置方法是？ 摩爾：利用的是2006年4月剛剛公佈的“HyperTransport 3.0”。採用了稱為“HTX”的專用介面標準。在制定標準的過程中我們曾提出多種觀點。目前正在研究在安全和TCP處理的卸載，以及XML的處理等過程中使用協處理器。尤其是XML處理導致的負荷儘管目前還不是太大，但今後可能會不斷加重。 ——2004年在印度成立了微處理器設計子公司，目前的作用是？ 摩爾：主要負責設計已基本完成的微處理器掃尾工作，以及作為微處理器構成要素的IP內核設計。（記者：枝 洋樹） |
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2006-08-25, 02:46 AM
#46
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