|
||
|
Amateur Member
 加入日期: Jan 2005
文章: 34
|
Intel 45nm改用High-K技術 令處理器熱力少速度更快
|
|||||||
2005-04-18, 09:03 PM
#1
|
|
|
Elite Member
  
加入日期: Mar 2001 您的住址: 桃園縣龜山鄉
文章: 12,765
|
這倒是值得期待,看看Intel是不是真的能解決漏電的問題
__________________
請不要再用打的方式教育小狗,有愛心的人請買以下的書來讀好嗎??謝謝您 別只給我一根骨頭 狗狗的異想世界 貓狗大戰：寵物行為四週集訓 愛咪咪的異想世界 終於還完12x萬的負債,以後不敗家了 阿斗的歷史名言:此間樂,不思蜀 
|
||
|
2005-04-18, 09:29 PM
#2
|
|
|
Power Member
 
加入日期: Jan 2003 您的住址: Taipei
文章: 513
|
Intel/AMD之前使用的是SOI Silicon-on-Insulator 係降低substrate leakage.
現在使用high K，提高閘極絕緣電容， 以降低gate leakage，主要的原因是因為量子效應。造成的tunneling effect。 而interconnect 使用銅製程以降低電阻，使用low-k技術以降低電容，RC一降低，速度才會快。這幾種技術並不是互斥，可以一起使用。 因此不是改用，而是加上。
__________________
我的可愛女兒 http://www.flickr.com/photos/xiecolleen http://0rz.tw/321AC http://xiemark.blogspot.com/ |
|
2005-04-18, 09:59 PM
#3
|
|
|
Major Member
加入日期: May 2003
文章: 244
|
引用:
以high-k材料來取代原本的二氧化矽層，雖然可降低閘極的漏電流，但高介電材料不是會使接面電容上升，電晶體的工作速度下降。這也是研發人員很頭大的一個問題(漏電減小，但電晶體性能下降。還是要速度快，但有較大的漏電流，功率消耗。真是很難取捨的問題)。 不知intel用了此技術後，對於時脈的提升是不是也會造成困擾。 不過由圖中看出，intel好像只是加厚二氧化矽的厚度到3nm(雖然圖中沒寫是二氧化矽)，真得有用到high-k材料嗎。 不過接面電容值也上升為原來的1.6倍了。 此文章於 2005-04-19 03:15 AM 被 mgsuper 編輯. |
|
|
2005-04-19, 03:13 AM
#4
|
|
|
Junior Member
加入日期: Aug 2001 您的住址: 飛馬星
文章: 771
|
引用:
如果同樣的 90nm來比 雖然電容值增加了1.6倍 但是如果轉到45nm, 電容值還是小了不少 加上現在卡住產品的因素的不是頻率 而是熱量的產生 那這個方法 也許是很有效的方式
__________________
 
|
|
|
2005-04-19, 05:33 AM
#5
|
|
|
Power Member
加入日期: Nov 2001 您的住址: moving...
文章: 521
|
45nm應該是2008年的事了吧........
|
|
2005-04-19, 07:28 AM
#6
|
|
|
Junior Member
加入日期: Dec 2001
文章: 874
|
45nmㄚ.......
這個對手是K9嗎.......
__________________
今天發生了件小小的好事情唷！ 我擺在鞋櫃的鞋子裡面被放了圖釘！ 明明班上有50人之多偏偏就挑上了我∼這正是有某個人比任何人都要在意我的證據！ 為了想將這小小的喜悅也跟大家分享∼我在每個人的鞋子裡都各分放了一粒圖釘！ |
|
2005-04-19, 10:16 AM
#7
|
|
|
Master Member
加入日期: Mar 2005
文章: 1,653
|
引用:
還這麼久的事........................
__________________
中央處理器：Intel Core 2 Duo E8400 主機板：GA-EP45-DS3R 記憶體：創見 aXeRAM DDR2 800 2GB*2 顯示卡：技嘉 GV-N96TSL-1GI 音效卡：Creative X-Fi XtremeMusic 硬碟：Seagate ST1000DM003 光碟機：Pioneer 122A 燒錄器：Pioneer A10 電源供應器：海韻 SeaSonic X-SERIES 560W 新的產品總覺得都有一些小缺點... 也許是看法已經改變了... 完美又廉價的產品不再出現... |
|
|
2005-04-19, 10:57 AM
#8
|
|
|
Power Member
加入日期: Jan 2003 您的住址: Taipei
文章: 513
|
引用:
從0.13um以下，gate delay的影響已經小於wire delay。
__________________
我的可愛女兒 http://www.flickr.com/photos/xiecolleen http://0rz.tw/321AC http://xiemark.blogspot.com/ |
|
|
2005-04-19, 12:23 PM
#9
|
|
|
*停權中*
加入日期: Jul 2003
文章: 199
|
問個笨問題
為何不乾脆hi K一層+SIO2一層 這樣漏電流跟電容都可以下降不是 XD |
|
2005-04-19, 01:43 PM
#10
|
|
