引用:
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作者superscalar
您有不同jitter 的 input (offset on the time scale) 對應到一些標準的DAC 電路
在Spice 上模擬的輸出嗎???
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沒有辦法取得這樣的檔案。另，Signal Integrity 影響到 Power Integrity 再影響回到 Signal Integrity 的模擬，並非 spice 就能搞定。
每次這種討論，好像都忘記晶片一定要數據解碼 > 檢查 > 重新把打散的資料重組，經過這樣的程序，正常狀況下資料是會回來的。因此，jitter 的影響，勢必是以另外的方式呈現到輸出端。