據我所知，以前的 RISC 指令集長度是固定的，如果是32位元處理器，指令長度就固定為 4Byte，且指令數量不多，定址模式僅四、五種，指令複雜度較接近「微指令」層級，甚至無須翻譯就能直接執行。

CISC 則有兩大特點：
一、指令長度不一：現在的 x86 指令集，最短 1Byte、最長 17Byte，解碼單元必須先辨認、標定出指令與指令間之邊界，才能進一步分析每道指令並翻譯成動作較單純的「微指令」

二、定址模式複雜：x86 有十幾種定址模式，大部分指令的運算元可以是 通用暫存器、某記憶體位址、位址偏移值等。碰到這類指令，解碼單元得花費不少週期才能解碼成「微指令」

由於 x86 先天的複雜度，其解碼單元等於處理器中的處理器，若不計入L2，解碼單元佔晶片面積可達三、四成，非常沒效率。一旦分支預測錯誤，又得重新花費大量週期去解碼，整體管線利用率偏低

zohar兄 可否進一步說明「RISC一樣有不少又臭又長的指令」所指為何？

感謝分享,似乎45nm的X4有小改核心 ?
對於45nm K10 X4的信心又提升了一些

純個人看法啦...
綜觀AMD發展歷史,每顆架構變化較大的CPU,如K6-3到K7,K8 X2到K10 X4,新架構CPU初期都有 "製程陣痛期",最早的K7居然是Slot-A這種卡匣封裝,到了Socket-A才真的把所有cache整合進去並且跟CPU同速

這次複雜度更高的原生四核K10看得更明顯,可以說幾乎都卡在製程,如同樓上說的一樣,要是X4的L3可以跟CPU同速,那該有多美好呀

很抱歉，小弟滿肚子一點墨水都沒有，該觀念是之前看水球大寫的一篇文章所提到的(就是幫電腦王寫專欄那位)
真的要小弟說出個什麼東西，恐怕只會讓各位網兄見笑，就不在此獻醜了
看看有沒有神人路過可以幫大家解惑一下

個人以為，如果AMD要"從跌倒的地方爬起來"給Intel一點顏射，不，顏色看的話，有太多IBM Power5/6東西可以考慮列入"學習"的榜樣了。
首先，比較常摸Workstation/Server這塊的人應該都知道，Intel的產品在記憶體的容錯方面，比AMD更早開始在商業化產品中可以有"Sparing"或"Mirroring"這兩種機制。
AMD要真能獲得IBM的鼎力相助，在容錯等方面的表現，應該不會只有現在的水準。（不是說AMD目前的不好，而是還可以更好）
再來，如同Power5那樣的MCM方式個人以為也是一個可以參考的點。
AMD自從推出Dual Socket A的平台開始，就慢慢有人注意到該公司產品在HPC等領域的潛力。小弟以前在某公司呆的時候，也看到某計算機中心採購相當量的Dual Socket A主機來跑科學運算。AMD現在必須在這個非常時期採取一些非常的手段來讓次世代的產品能再次匯聚眾人的目光，否則，前途實在很難讓人樂觀啊！

AMD 45nm四核全球首測

http://cpu.zol.com.cn/100/1007977.html

45nm K10耗電量也明顯降低不少
整機耗電量200W->176W
45nm K10 2.3G耗電量大概在65W左右，比原來的95W降了不少，更何況45nm K10快取暴增到6MB。

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哦?!期待AMD能繼續改善....45nm K10
同步不遠了....^Q^!

那本來65W的四核K10不知道有沒有可能降到45W
雙核K10降到25W