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konkon3141
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加入日期: Jan 2013
文章: 55
引用:
作者lzarconlony
不好意思 我英文不夠好
經過再看一遍 該怎麼說 不該說是ROP SM(SMM)或者是L2問題
應該說有好幾個問題點 要分開討論

直接改圖 不知道該怎麼表達 這算是一個資源分配的問題 最主要是controller沒處理好
我相信這理論上是有可能從韌體或驅動改善結果的

http://i.imgur.com/scvFGZu.jpg

兩個部分 簡單結論因為應該不是大家都是Computing背景
1.圖中紅色方塊1
SMM(Streaming Multiprocessor Maxwell). 還是習慣稱其SM..
13 SM give you 52pixel/clock, 8 ROPs accept 56pixel/clock. the bottleneck is SMMs not ROPs.

2.圖中紅色方塊2
L2 block 7 recived twice requesting and getting more. it's take twice time compare other 6 L2 blocks and effect memory controller.

有人說SM沒影響 瓶頸在SM根本不在ROPs 怎麼不影響?
然後L2取消了一個方塊 只有7個port要接受所有要求
這樣就...

感謝告知詳細的真正原因
因為我也看不懂英文...

經過多位版友的解說
對於這張圖有深刻了了解
原來是因為L2被拿掉
最後0.5G要跟3.0~3.5G搶寬頻
連帶影響到整體效能

會這樣做應該是想省成本
主觀認定所有玩家不會用到3.5G~4G

另外請問
4個群組
1~3G都有拿掉1個SM
最後一個則拿掉L2擁有4個SM
請問這樣做有什麼意義嗎?
謝謝^^
     
      
舊 2015-01-31, 02:52 PM #21
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konkon3141離線中  
lzarconlony
*停權中*
 

加入日期: Sep 2013
文章: 390
暈 發現幾乎都沒弄懂 真的沒background有差

SM跟ROP是一件事
L2的資源分配影響MC是一件事
然後這兩件的癥結點是裡面資源分配設計的問題

還有這不是只有用到後面0.5G的問題 因為cache或者memory存取是區塊
今天只要有資料走第八個port就會發生效能低落的狀況
注意看測試的結果跑到3.2GB附近的狀況

簡單說這根本就是有問題的設計 NV要負完全責任
合理的解釋是有良率問題必須要disable掉這些區塊
如果不disable就必須要整顆丟掉
或者是disable的工程師根本沒思考 只想者要閹割

而且如果沒有更進一步的資料 沒有辦法了解為什麼這樣做的原因
L2跟bus之間 SM跟ROP之間 L2跟MC 只靠這樣block diagram看不出完整原因
 

此文章於 2015-01-31 03:47 PM 被 lzarconlony 編輯.
舊 2015-01-31, 03:43 PM #22
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lzarconlony離線中  
konkon3141
Regular Member
 

加入日期: Jan 2013
文章: 55
引用:
作者lzarconlony
暈 發現幾乎都沒弄懂 真的沒background有差

SM跟ROP是一件事
L2的資源分配影響MC是一件事
然後這兩件的癥結點是裡面資源分配設計的問題

還有這不是只有用到後面0.5G的問題 因為cache或者memory存取是區塊
今天只要有資料走第八個port就會發生效能低落的狀況
注意看測試的結果跑到3.2GB附近的狀況

簡單說這根本就是有問題的設計 NV要負完全責任
合理的解釋是有良率問題必須要disable掉這些區塊
如果不disable就必須要整顆丟掉
或者是disable的工程師根本沒思考 只想者要閹割

而且如果沒有更進一步的資料 沒有辦法了解為什麼這樣做的原因
L2跟bus之間 SM跟ROP之間 L2跟MC 只靠這樣block diagram看不出完整原因

簡單來說這是產品設計上的疏失
拿半成品出來賣

感謝版友的細心介紹
這將會是我上法庭
能去指責NV的最大武器

謝謝^^
舊 2015-01-31, 04:40 PM #23
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konkon3141離線中  
nanri
*停權中*
 
nanri的大頭照
 

加入日期: Dec 2001
文章: 427
引用:
作者konkon3141
另外請問
4個群組
1~3G都有拿掉1個SM
最後一個則拿掉L2擁有4個SM
請問這樣做有什麼意義嗎?
謝謝^^

SMM跟記憶體控制是藉由crossbar溝通,
所以不要想成上面是跟下面配對的,
那個crossbar可以想成是一個有好幾十條線互連的一個電路總成。
舊 2015-01-31, 04:42 PM #24
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nanri離線中  
konkon3141
Regular Member
 

加入日期: Jan 2013
文章: 55
引用:
作者nanri
SMM跟記憶體控制是藉由crossbar溝通,
所以不要想成上面是跟下面配對的,
那個crossbar可以想成是一個有好幾十條線互連的一個電路總成。


所以SM是可以跟任何MC配對的嗎?
舊 2015-01-31, 04:52 PM #25
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konkon3141離線中  
lzarconlony
*停權中*
 

加入日期: Sep 2013
文章: 390
引用:
作者konkon3141
所以SM是可以跟任何MC配對的嗎?


沒有配對的問題..
MC是受到影響 真的有問題是因為關閉一個L2 block而衍生出來的資源分配問題

為什麼要去思考配對?就很簡單NV Chip有問題 就好拉
而且一開始ROPs跟L2標的數目也跟實際不同 就是廣 告不實
然後用不到4G效能低落 這就設計缺陷
要求退費 或者 招回

汽車有問題也不是這樣比照辦理 參照toyota

還有記得這跟板卡商沒有關係 冤有頭債有主...

此文章於 2015-01-31 05:03 PM 被 lzarconlony 編輯.
舊 2015-01-31, 04:54 PM #26
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nanri
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加入日期: Dec 2001
文章: 427
引用:
作者konkon3141
所以SM是可以跟任何MC配對的嗎?


是SMM能經過crossbar去存取任何一組MC的資料(當然得透過L2 Cache)。

block diagram顯示出,
任何MC裡頭的資料要進出,
都得先進到L2 Cache才能進到crossbar去,
因而造成只要L2每砍一塊,頻寬就少一部分,
會設計到這種電路的,
而不讓MC直連到crossbar,
然後再用個旁路L2 cache,
基本上就只是為了減少電路複雜度,方便模組化,
進而間接造成省電而已。

我猜nv用每塊256KB L2 cache 來map每組512MB記憶體,
是用來降低那等效時脈為7GHz 的GDDR5的存取延遲吧。

此文章於 2015-01-31 05:10 PM 被 nanri 編輯.
舊 2015-01-31, 05:08 PM #27
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konkon3141
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加入日期: Jan 2013
文章: 55
引用:
作者lzarconlony
沒有配對的問題..
MC是受到影響 真的有問題是因為關閉一個L2 block而衍生出來的資源分配問題

為什麼要去思考配對?就很簡單NV Chip有問題 就好拉
而且一開始ROPs跟L2標的數目也跟實際不同 就是廣 告不實
然後用不到4G效能低落 這就設計缺陷
要求退費 或者 招回

汽車有問題也不是這樣比照辦理 參照toyota

還有記得這跟板卡商沒有關係 冤有頭債有主...

那張圖容易讓人誤解
單一MC要配對指定單一L2

ROPs跟L2標的數目也跟實際不同
NV要推說文槁錯誤不付責
舊 2015-01-31, 06:01 PM #28
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lzarconlony
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加入日期: Sep 2013
文章: 390
引用:
作者konkon3141
那張圖容易讓人誤解
單一MC要配對指定單一L2

ROPs跟L2標的數目也跟實際不同
NV要推說文槁錯誤不付責


其實這兩件有關連

1.少L2導致效能低落 如果文稿是假 那就是故意設計=設計缺陷
招回or退費

2.文稿是真 內容不符合 就是欺騙消費者 一樣招回or退費

不過..台灣有NV能告嗎..

這個問題要從好幾個角度來探討
從技術層面是確實有問題 法律層面怎麼處理又是另一個議題
台灣還吵得不夠兇吧 人家國外吵翻天拉

感謝上帝 還沒買黃崇仁的970就找到包拉

此文章於 2015-01-31 06:48 PM 被 lzarconlony 編輯.
舊 2015-01-31, 06:46 PM #29
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konkon3141
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加入日期: Jan 2013
文章: 55
引用:
作者lzarconlony
其實這兩件有關連

1.少L2導致效能低落 如果文稿是假 那就是故意設計=設計缺陷
招回or退費

2.文稿是真 內容不符合 就是欺騙消費者 一樣招回or退費

不過..台灣有NV能告嗎..

這個問題要從好幾個角度來探討
從技術層面是確實有問題 法律層面怎麼處理又是另一個議題
台灣還吵得不夠兇吧 人家國外吵翻天拉

感謝上帝 還沒買黃崇仁的970就找到包拉

台灣有NV唷
在台北市內湖區基湖路8號
電話02-6605-5700
傳真:02-87512212
而且感覺蠻大的
舊 2015-01-31, 06:59 PM #30
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