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*停權中*
加入日期: Jan 2007
文章: 209
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引用:
上面提到的Parallel Processing ,我覺得跟傳統CPU不太相同 比較接近像Cell的SPE那種Co-Processer 的架構 不過像L1,L2這種東西不過就是所謂Level1 level2 cache 並非是專為CPU所設的專有名詞 圖中的Parallel Data Cache跟原本的MIMD運算單元共用的L2 Tex Cache的定位是一樣的,只不過是從原本的材質快取變成存放C編譯資料的快取而已 然後每個ALU也還有自己專屬的快取可用也就是原來的L1 Tex Cache,以GPGPU運作時 定位仍然不變,所以並沒有所謂的從圖形運算的L2快取變成GPGPU的L1快取這種事 |
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2008-05-29, 09:47 AM
#11
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*停權中*
加入日期: Jan 2008
文章: 112
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我還有一個小疑問,
以N社為例, GPU製程從 110nm 進步到 50 nm 上下, 但它的時脈並無顯著上升, 照理說GPU 的指令應該比CISC 的CPU單純很多, (所以現在的執行單元可以塞很多個), 它時脈拉升的速度似乎太慢了點, 理由為何呢?  . |
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2008-05-29, 10:49 AM
#12
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*停權中*
加入日期: Jan 2007
文章: 209
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引用:
從G80開始,GPU的Shader時脈不是有很大的提升了嗎? 然後啊!現在所謂的x86架構,內部早已經是RISC的設計了 只是經由轉碼器讓它可以接受CISC的指令罷了 再來你沒有聽過管線化的設計嗎? 這就是CPU提高時脈的手段之一啊! |
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2008-05-29, 11:23 AM
#13
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Advance Member
  加入日期: Jan 2007
文章: 453
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引用:
請教一下，現行的CPU指令架構不還是CISC嗎... 
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CPU:AMD-Athlon64 x2 3800+ (90nm) MB:ASUS M2N-E RAM:Transcend DDR2 667 512MX2 & U-MAX DDR 667 1GX2 VGA:ASUS EAH4670/DI/512M POWER:海韻S12 380W DVD:BenQ DW1670 |
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2008-05-29, 12:25 PM
#14
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Elite Member
加入日期: Jan 2002
文章: 4,032
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引用:
已經不是了!! 嚴格來說,instruction decode部份早已經使用RISC 的hardware decode的技術, 如果還硬是要稱這種架構為CISC 那是有欠公道的!! 難道說稱之為CISC一定要用慢慢的ROM將micro code 給Load出來才能稱之為CISC嗎?? 再說下去,恐怕扯都扯不完!! 沒意義的.... 還不如好好去瞭解一下當初的歷史故事,為何會有CISC架構及RISC架構!! 我只能說,拜科技進步之賜,半導體製程進步,才能將這些技術予以融合 放入x86 CPU裡面去!! 不然早期的半導體技術是放不進去這麼多的 電晶體 !!
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2008-05-29, 12:54 PM
#15
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*停權中*
加入日期: Nov 2006
文章: 3,946
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引用:
因為不管是電晶體的量、耗電量還是溫度在同樣的歲月中都比CPU爬升的還要快 |
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2008-05-31, 03:54 AM
#16
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