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Master Member
  加入日期: Aug 2002 您的住址: 台北跟中壢兩地最常出沒
文章: 1,955
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[問題]突然想到以前Duron的L2 cache比L1還小...
期末考在唸書...
念到Memory Hierarchy.... 一般來說cache越接近CPU的速度越快,容量小 "上層的資料下層一定也有" (L1有的資料L2一定也有,Main Memory也一定會有) 但是像Duron這樣從Athlon改版而來的設計 造成L2 (64KB)比L1還小(I-L1 64KB + D-L1 64KB) 那這樣L2還有意義嗎? 這樣不是幾乎一直cache miss? 或者說,L1的64+64幾乎一直處於塞不滿狀態? 頂多I-L1很少只有1KB,然後D-L1幾乎滿滿的63KB?? == 其實是唸書念到一半找理由上PCDVD  |
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2006-01-10, 01:22 AM
#1
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Elite Member
加入日期: Jan 2002 您的住址: 閃亮亮的永和*~
文章: 6,096
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就我以前的印象是，K7 L1有的資料L2就不會有了，所以Duron的快取可視為64+64+64=192KB，跟傳統的快取資料配置不一樣(畢竟L1有的話就不需要L2裡有相同的資料了)
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2006-01-10, 03:00 AM
#2
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*停權中*
加入日期: Oct 2004 您的住址: 台北
文章: 3,188
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cache又不是越大越好，那些不懂得人在那邊宣揚L2越大越好的理論，無非是想噱錢罷了，L2還是有他的意義的，看cache不是只看大小，還有他的cache方式等等，L1是2-way 的64+64，那個L2是16way的64捏，還有miss不miss也不見得是重點，就算不miss你能確定它是正確時間提供你正確的資料?K7的L2的頻寬並不大，實際上K7的cache在到達128K左右之後，再來256K也許還有提升，但是在來512K的時候，根本實際上差異不大，若是真的仔細去算會發現這個因素再整體效能裡面根本不值一晒，當然越大是越好，可是大到一定程度，要再提升的效果真的有限，如果說差沒多少錢那不要緊，但是如果差很多的話，是不是要考慮一下?這種狀況現在還是存在，Opteron 就算了不起1M會比原本的939 512K的同時脈同外頻是會暴增多少效能?別傻了都是商業操作，cache只要一定程度大就好，向Sempron那樣大約256K大約就可以達到基本了。畢竟很多部份還是有K7的影子。
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2006-01-10, 05:22 AM
#3
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Master Member
加入日期: Aug 2002 您的住址: 台北跟中壢兩地最常出沒
文章: 1,955
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沒錯~
Northwood雖然512KB L2 cache,但是效能強過Prescott的1MB cache~ 小弟知道不是越大越好拉~ 因為還有很多的N-way以及miss penalty的問題 我只是好奇以課本上說的"上層的資料下層一定也有"相當好奇罷了 前面已經有大大回答了 原來K7的設計L1有L2就不會有了 看來理論跟實做差異頗大~ 那想順便問一下的是, P4也有這樣設計嗎? |
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2006-01-10, 11:42 AM
#4
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Major Member
 加入日期: Apr 2005
文章: 216
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引用:
是這樣(L1有的資料L2一定也有,Main Memory也一定會有)沒錯, 所以L2大小通常是L1兩倍, 不過athlon L1 128K, L2 要256K, 比較昂貴, 所以athlon 允許例外, 也就是說不一定L1有的資料L2一定也有, 因此便宜的Duron L2只有 64K, 但 L1的64+64不會一直處於塞不滿狀態 |
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2006-01-10, 11:45 AM
#5
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Major Member
加入日期: Apr 2005
文章: 216
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引用:
P4 L1很小(只有8K) 所以要符合"上層的資料下層一定也有"非常容易 |
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2006-01-10, 11:50 AM
#6
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Master Member
加入日期: Aug 2002 您的住址: 台北跟中壢兩地最常出沒
文章: 1,955
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Intel vs. AMD
光是L1 L2 cache 設計上還真是迥異啊.... |
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2006-01-10, 11:58 AM
#7
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*停權中*
加入日期: Oct 2004 您的住址: 台北
文章: 3,188
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Intel跟AMD的cache部分完全是不同的設計，prescott確實有提升一點點效能，但是真的不是差很多，主要是現今真的走到接近極限了，再上去要提升一點點效能要花費很多的代價，Prescott跟Northwood比起來除了記憶體控制部分比叫好一點，還有時脈得以繼續提升的優點，只是因為製造技術有瓶頸，卡在3.8左右上不去，基本上整個結構都差很多，cache也是完全新的概念，跟AMD比較傳統的作法不太一樣，這東西很明顯可以看出新的技術不見得會比舊的作法好多少，代表目前處理器遇到真正的瓶頸了，不論提升製程還是改變結構都不能有太大的改善。過去處理器其實也沒有多大進步，不過主要都是倚靠製程的轉換罷了。
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2006-01-10, 05:29 PM
#8
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Regular Member
 加入日期: Dec 2000 您的住址: 新竹市
文章: 88
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引用:
書上的東西不見得能寫盡實際產品的作法. K7的作法確實是如其它人說的, L1有的, L2一定沒有. 以往書上寫的作法是, data由memory進到cache時, 必須先經過L2才會到L1. 而K7其作法是: 1.L1 and L2 Cache Miss時, data直接由memory進到L1 (datapath不會經過L2). 2.L1 Miss but L2 Hit時, data由 L2進到L1, L1的victim則進L2. |
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2006-01-10, 06:09 PM
#9
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Master Member
加入日期: Aug 2002 您的住址: 台北跟中壢兩地最常出沒
文章: 1,955
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感謝大大的說明~
AMD這種設計感覺也頗有效率的 難怪很久以前看過Athlon的****寫384KB cache,原來是因為這樣... (那時候覺得,那P3為啥不把兩個加起來寫,雖然P3 P4的L1都不大) 不過大大您說miss的時候L1的victim進L2 那如果有大量資料都只需運算一次的話 那這樣L2大小其實影響有限嘛(難怪Duron效能沒輸Athlon太多就是因為這樣...) 另外如果L2速度比L1慢的話(好像在Duron裡L1 L2速度差不多? SlotA版的Athlon才有非同步速度?) 那豈不更拖慢速度? |
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2006-01-10, 07:59 PM
#10
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