Advance Member
加入日期: Jan 2003
文章: 356
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DRAM 是 "疊" 在 CPU 正上方. 不影響占地面積, 3D 封裝嘛, 目前只有 GG 有法量產. SSD 又沒多快, 了不起 7GB/ s 等級. 而且控制器還熱的很. 最新的 12nm 工藝也熱. 若是 DRAM 在 SoC 正上方, 不用多, 一顆 2GB 容量大小, 簡直是 L4 cache 有 2GB. |
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2020-10-26, 12:07 AM
#21
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Golden Member
加入日期: Apr 2017 您的住址: 陣亡者的靈堂
文章: 3,128
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我是覺得明年1月的決定 主要是看10nm進度 如果到那時確定一個月產量能有幾萬片 (看intel標準) 之後還能穩定再提升每個月產量 那CPU外包的可能性就會再降低 14nm都能用快5年 用10nm戰也妥妥的 GPU, FPGA這些應該都會外包 7nm狼來了喊太多次 這個聽聽就好 等東西真的出來再說
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此文章於 2020-10-26 12:22 AM 被 healthfirst. 編輯. |
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2020-10-26, 12:20 AM
#22
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Golden Member
加入日期: Apr 2017 您的住址: 陣亡者的靈堂
文章: 3,128
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大寫哥如果all in的話 現在應該財務自由了吧 |
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2020-10-26, 12:27 AM
#23
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Elite Member
加入日期: Jan 2002 您的住址: 閃亮亮的永和*~
文章: 6,096
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DRAM要疊也應該疊在下面,這樣才不會影響散熱。 不過就如你所說的,只能當L4,主機板上還是要裝記憶體模組,這樣一來從L3架構到L4能提升多少性能?(連HBM到現在還是華而不實的東西) SSD目前的瓶頸不是頻寬,而是IOPS,這是SSD從SATA換成NVMe卻沒辦法大量縮短載入時間的主因。 目前PS5好像是用GPU來加速運算載入,以後可以考慮在IOD上設計專門控制器,最終極的解決辦法就是IOD直接存取顆粒。 |
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2020-10-26, 01:19 AM
#24
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Advance Member
加入日期: Jan 2003
文章: 356
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哈哈哈.......你的下方是我講的上方. 成品覆晶, 的確是位於下方. 但, 習慣晶圓, 它的正面在製程中是朝上的. DRAM 要透過 TSV mount 上 CPU, 就在它上方嘍. 隨後和 interposer 結合, dice 反倒是朝下. 請參照下圖: SSD 的 IOPS 要強, 控制器就要強. 用 GPU 直取, 這是用牛的刀在秀身手. 很可惜, 為了 cost, 還有比較細漢. 控制器只能撿人場散光的工藝. 目前是 12nm. >連HBM到現在還是華而不實的東西 是封裝技術到位了, 但 DRAM 產業一樣沒很爭氣, 耗電產熱高. 去年是 GG 叫陣 DRAM 要自己來. 今年是 NV 黃 sir 搖頭說難孝孤. 無論如何, 即便是少少的 2GB 在 CPU "下方" 直聯, 性能將大突破. 2GB 是我舉的例子. 若 4層堆疊, 就是 8GB 嘍! 這樣大多數人是夠用的. 目前產業能力到此, 有加速的方式, 能上就上吧! 此文章於 2020-10-26 05:10 AM 被 wwchen 編輯. |
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2020-10-26, 05:04 AM
#25
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Advance Member
加入日期: Oct 2017
文章: 431
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把SSD控制器內建在晶片組上是個不智的作法,
原本PCIe x4介面的十幾條線要暴增到近百條線(由通道數決定), 就別說各flash顆粒廠有不同的協議,你要控制器內建在晶片組上, 就必須要提出個共用標準來,不然根本免談... 至於控制器內建於晶片組上的優勢,主要還是延遲與頻寬, 現階段SSD跑的效能(主要還是看4K存取)會拉不高, 主要還是上面網友提到的IOPS拉不高, 其主因還是因為flash顆粒的限制,而不是主控方面的問題... 所以把主控內建在晶片組內並不能完全解決SSD效能跑不高... 頂多降了點存取延遲... 此文章於 2020-10-26 09:49 AM 被 HHeLiBeBCNOFNe 編輯. |
2020-10-26, 09:46 AM
#26
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*停權中*
加入日期: Apr 2017
文章: 2,836
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台積電量產第六代CoWoS晶圓封裝:CPU可集成192GB內存
https://news.mydrivers.com/1/720/720232.htm 據媒體報導,作為全球一號代工廠,台積電已經開始大規模量產第六代CoWoS晶圓級芯片封裝技術,集成度大大提高。 我們知道,如今的高端半導體芯片越來越複雜,傳統的封裝技術已經無法滿足,Intel、台積電、三星等紛紛研發了各種2.5D、3D封裝技術,將不同IP模塊以不同方式,整合封裝在一顆芯片內,從而減低製造難度和成本。 CoWoS的全稱為Chip-on-Wafer-on-Substrate,是一種將芯片、基底都封裝在一起的技術,並且是在晶圓層級上進行,目前只有台積電掌握,技術細節屬於商業機密。 它屬於2.5D封裝技術,常用於HBM高帶寬內存的整合封裝,比如AMD Radeon VII遊戲卡、NVIDIA V100計算卡都屬於此類。 . CoWoS封裝結構簡圖 . Radeon VII集成封裝了四顆HBM 台積電當然也不會披露第六代CoWoS的細節,只是說可以在單個封裝內,集成多達12顆HBM內存。 最新的HBM2E已經可以做到單顆容量16GB,12顆封裝在一起那就是海量的192GB! 不知道哦什麼樣的芯片需要這麼大的整合內存…… |
2020-10-26, 08:29 PM
#27
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Advance Member
加入日期: Jan 2003
文章: 356
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引用:
實務上, 還是卡在 DRAM 的功耗 產熱, 這卡要推出消費級的, 得等 1 beta nm 工藝 的 DRAM 產出. 加油嘍! 上述講的是 2.5D 封裝, 除了 cost 考量外, DRAM 的熱功耗是問題. 192GB 動態記憶體會海量!? 這讓我想起 PC 上插 16"MB" 就很屌的年代! 若回憶更早, 16kB 已經在同儕間走路外八加搖晃, 朋友紛紛過來"朝聖". 十倍速, 十倍容量時代! |
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2020-10-27, 10:28 AM
#28
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