引用:
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作者aya0091
請問一下，晶片微縮為何設計成本也會提高?
內文中沒說明這點......
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我不是半導體相關從業人員，但是下面的文章或許可以解開你的疑惑
https://www.digitimes.com.tw/iot/ar...c06ap9sm1zlhpgg
引用:
節錄:極窄線寬製程 設計模擬軟體須對應升級
同時，也是因應線寬的大幅縮小，直接的衝擊就是原有線路布局的數據運算量就會因此激增，原有EDA軟體花在DRC的耗時可能會呈倍數增加，影響設計效能，隨著新線寬縮小已是不可逆的發展趨勢，EDA工具勢必需要在運算效率上優化核心或是演算法效能，以支援更先進的半導體設計需求。
然而，EDA工具的另一項嚴峻考驗其實就在半導體設計的可靠度模擬驗證，可靠度表現是現今電子產品是否耐用、穩定運行的重要特性，在全新微縮線寬的製程中，相關製作程序、加工方法都已跟舊方案產生極大差距，甚至連材料特性在線寬極致縮小條件也會出現變化，這些特性上的差異在進行設計試產甚至是量產前的模擬驗證，都必須能達到結果可參照的效果，否則只會讓開發進程拖慢，多了更多試誤成本。
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剛好晶片設計成本最高的部分是軟體(紫色)
https://kknews.cc/zh-tw/tech/kz9alov.html
引用:
節錄:
Mark Papermaster表示為了能夠加速完成7納米製程升級，「我們不得不在代工廠與設計團隊中投入雙倍的努力……據我所知，這是幾代產品中最難完成的提升，」甚至可能需要從銅線互連層面進行重新設計。
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簡單來說，每代製程提升會帶來電晶體某些特性上的變化
(14nm-->12nm算是同代製程，都是FinFET+雙重曝光，初代7nm是FinFET+四重曝光)
為了適應這些新特性，各晶圓代工廠有一套自己的規範
IC設計業者必須遵守設計規範才能保證晶片效能還有良率
(聽說台積電就是在這方面做的不錯才有這麼多客戶)
而這些規範可能導致原有舊製程的設計無法直接套用在新製程上
IC設計業者必須另外花精力修改線路才能正常量產
當然，與從頭開發新晶片相比
單純微縮晶片吃製程紅利，晶片設計花費或許會少很多
但並沒有改變晶片單純微縮製程會越來越燒錢的趨勢