Athlon 的 L2 Cache 資料寬度是 64 bit (再加上 8 bit ECC)
不是 byte
->sory... ,謝謝指正!

TB也是因為這樣時脈才拉得上去,
PIII就是因為L2 Latency過短,時脈才拉不上去.
->也受制於95年的P6 bus....,我認為夾在k8與p4之間,amd應該利用超純矽+0.13(這樣時脈應該就可以拉得很高了.....)
並把L2 cache做最佳化,這樣才是終極k7阿....