以上"理論"是我最初開始所質疑的。
我除了質疑「晶片算算 C1 會導致延遲以致來不及傳送訊號而造成 jitter」這個很鮮的"理論"之外，
原本也想質疑「41.6X 降到 7.9X」這個例子，
為了保留一點餘地，不全盤否定以保留一下原作者顏面等緣故所以不明說。
但顯然原作者在前文中似乎不知什麼叫害臊，硬要扯到什麼「先發明」或是「後發明」。
決定再來補充說明一下好了。

原作者以上舉出的 W540E 降速例子，不僅極為不適當，且毫無相關性可言。
晶片要處理 C1，再怎麼慢，也不可能讓機子的讀速從 41.6X 降到 7.9X，
機子的降速，不會是因為 C1 較高所以花費較多時間計算，畢竟晶片處理 C1 的時間幾乎可以讓人感覺不出來，
何來因此延誤時間而造成降速之理？況且是從 41.6X 大幅降到 7.9X。

原作者說的 W540E 可能是 TEAC 的機子，此機種平均讀速不可能超過 40X，
因此 41.6X 及 7.9X 應是指外圈的讀速。

讀速會降低，尤其是外圈，不會是 C1 較高所造成的，別太小看晶片的處理速度，
會發生讀束降低，通常是片子本身其他的問題，例如基板等方面的品質問題。
單純是 C1 較高，不會讓讀速降低的。
片子沒有其他方面的問題的話，即使 C1 平均值大於幾千，仍然可以讓機子保持最高速讀取。

所以原作者提出「晶片算算 C1 會導致延遲以致來不及傳送訊號而造成 jitter」這個很鮮的"理論"就算了，
又舉出一個不倫不類的例子想做為佐證，
真是一錯再錯。
負負雖可得正，但錯錯仍然是錯。

喜歡一坳再坳不是什麼好事，
即使辯贏了，這種口惠有什麼用處？