前一陣子消息流出來的圖, 參考一下.

現在新的 CEO, 可能作法又會不同.
logic die 疊在 logic die 上, 功耗更猛. 不是雪上加霜, 是火爐上加點著的木炭.

原本沒多大功耗的 DRAM, 疊四層後, 再加高頻率, 也很猛.

以至於目前封裝技術 ready, 但尚未有任何一個產品有 3D 封裝出現!
就臺灣半導體製造產業的消息, 是用 SoC logical IC 下方用 TSV 方式疊 DRAM.

我個人是期待 水果那顆 3nm GG 工藝的 SoC 先用上 3D IC 封裝.
直接在 SoC 下方放 DRAM.