引用:
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作者nanri
有人就是搞不懂，"教學討論"與"實際製作"的不同，
若是做不出來就不要討論，
那好，科技就永遠不會有進步的一天。
只不過，你也對他太過認真了，
像遇到這種會"一回回好幾篇，又內容空洞"的人，
大家根本就懶得回他了，想不到你還刻意引言回他....XD
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初來這裡不久所以認真了 請見笑
由於我本來都在anandtech跟stack overflow那裡潛水而那邊討論風氣非常平和與文明 而pcdvd也是少數嚴肅的中文論壇(另外一個是左岸的chiphell)所以慕名而來但沒想到這裡會發現這種只會出現在hardforum/techpowerup/semi accurate才有的貨色, 是讓我有點失望.
引用:
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作者nanri
其實按照intel的變態製程，
若是沒鎖頻、搞散熱膏的話，初期skylake部分要上4G也應該不是問題...
不過就是intel愛這麼搞XDDD
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管線越短則時脈越難拉高 而核心複雜度也會影響 這不是fabrication note可以克服的. 舉個例子yonah的極限是2.33ghz而yonah是12 stage pipeline而製程是65nm而同製程的conroe卻因為多出2 stage時脈可以拉到3.5ghz. sandy bridge 是32nm極限是4.8ghz而haswell管線一樣長卻因為FIVR內建而拉不上4.7ghz. skylake雖然移除了FIVR但是管線變短加上單核心規模是同製程boardwell的兩倍在solder情況下時脈能拉個4ghz算是極限中的極限而使用tim只會讓時脈更低 加上初期只有鎖頻版本會上市跟broadwell-k差異不會很大 broadwell-k因為FIVR改良所以預設會比devil's canyon高很多 跟中階skylake-s只在伯仲之間但後者超頻能力差 這也是為什麼i設只保證有30%的預設單緒成長而不告訴你5.5ghz+ broadwell-k就可以打平3.2ghz skylake-s的事實