引用:
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作者weiter5494
然而half-node戰略的取巧（或與現實妥協）與Moore's Law脫節，在28nm以後的製程已無法大幅縮小晶片面積，加以多重曝影成本跟EUV研發延宕，每晶片的價格下降趨勢因而停滯，僅獲得功耗跟效能上的改善。所以，期待以2.5D/3D封裝來提高IC整合度的業者與日俱增。...
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替代打線技術，搭配interposer的2.5D封裝TSV在矽材上穿孔，在孔徑中注銅來導電，不僅提升封裝空間利用率，使I/O數增加，加以線長大幅縮小，令整體頻寬大增。
短中長期的TSV應用。
TSMC 2.5D CoWoS封裝流程
Samsung應用TSV的Widcon Technology，揚棄mobile AP跟DRAM的PoP封裝傳統，宣稱使DRAM頻寬自17GB/s增至2.1 GB/s，約30%的提升，同時有效降低散熱。
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