您這個是以穩態的觀點來看的電流 :

　　　　　　　　　Ｅ
Ｉ　＝　　－－－－－－－－－－
　　　　　　　　　１
　　　　　　－－－－－－－
　　　　　　２Ｐｉ＊ｆ＊ｃ


但是以暫態來看, t 越短, 電容瞬間放電的電流越高, 上幾十安培甚至更高都有可能 :

Ｉ　＝　Ｃ　＊　ｄＶ　／　ｄｔ


接觸時電阻越小, 電流也越高:

　　　　　　　　　　　　　ｔ
　　　　　　　　　　　－　－－
　　　　　　　　　　　　　ＲＣ
　　　　　　　Ｅ　＊　ｅ
ｉ（ｔ）＝　－－－－－－－－－－－
　　　　　　　　Ｒ

當電流密度瞬間局部產熱高到足以熔化局部金屬時, 就會看到噴濺火花產生, 而放電加工也是利用這種原理對金屬進行蝕刻加工.

在兩方都已接上電源但未 power on, 兩方地電位不同的情況下進行通訊纜線接續, 接觸的瞬間, 因為時間短, 接觸電阻低, 由以上可知, EMI 電容會有瞬間高電流產生..

而從微觀上看導體表面不是完全平滑, 在我們接續導體的過程中, 導體的相對運動, 會讓兩方導體不斷瞬間接觸又分離, 分離又接觸, 直到接妥接頭:

導體表面放大圖:

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像這種暫態電流電壓波形, 可以利用儲存示波器紀錄到; 因此在接續時, 端子接點以及外部導體, 都處於這個過程, 換言之, 以暫態來看接續過程, 各個導體包含外殼, 都是接觸又分離, 分離又接觸, 有時只有一個端子接點接觸到, 有時是數個同時, 有時只有外殼, 有時是全部都有, 有時是全部斷開, 直到接妥沒有相對運動為止.

也就是說, 在接續過程, 是有機會讓兩邊不同地電位, 只透過端子成為迴路來放電; 其結果可想而知; 而要避免這種狀況, 要不就是雙方地電位相同, 要不就是要先接妥信號線, 再接電源, 以降低發生機率..

而不同種類的通訊埠, 所提供的防護措施與要求不同, 而我燒掉的那個, 是 RS-232.


此外, 不只連接埠有基本 ESD/SURGE 防護的功能, 事實上連 IC 也有, 問題在於能承受的放電功率, 電壓與次數及維持時間, 以及 IC 的架構等都有關聯, 譬如典型的 CMOS ic 輸入保護等效電路:


　　　　　　Ｖｄｄ　　　　　Ｖｄｄ　　　　　　　　Ｖｄｄ
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　　　　　　Ｖｓｓ　　　　　Ｖｓｓ　　　　　　　　Ｖｓｓ

PMOS & NMOS 是利用金屬閘極透過絕緣層在基底半導體感應出導電層, 而這絕緣層越薄, 能承受破壞電壓越低, 一般 MOS 閘極破壞電壓約僅 30v 左右 (可能更高或更低, 視絕緣層厚度而定), 所以我們去買 MOS 晶體或 IC 時, 有心的店家會以防靜電袋或可導電海綿墊來作包裝..

而當 PMOS 與 NMOS 架構在一起就成為 CMOS 如上圖; 表面上包含保護電路看似相當完美, 但是作在半導體晶片上卻是另外一回事:

http://www.pcdvd.com.tw/attachment....tid=82819&stc=1

從圖上可以看到, CMOS 架構在半導體上, 其結構就像一個 DIAC:

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DIAC 的特性就是一旦導通就會進入飽和, 直到將電源切離或是將電流減小到一定程度; 這對 DIAC 是沒問題, 因為它有負載; 但對作為電路的 CMOS, 意味著將電源 Vdd 與 Vss 短路, 通過大電流, 進而燒損 CMOS. 這種現象稱為 Latch up.

雖然有幾種方式, 包含保護電路, 來儘量避免或限制破壞程度, 但也有其極限與壽命, 而這就與我前面提到的 "金手指" 有關.

另外在 IC 上作電阻, 往往得佔用比好幾顆電晶體加起來還多的面積, 因此通常會用電晶體來當電阻用, 以縮減佔用面積; 而越小面積的電晶體, 也意味著更低的耐壓, 以及整體電路運作壽命的縮減:

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　功能未失效　　　　　　　　　功能失效


如上圖, 一個方塊是一顆電晶體, 同樣面積晶片, 右邊線幅縮減一半, 集積度是左邊的四倍, 當左邊電晶體因故, 譬如過壓破壞或輻射, 在 ＊ 處發生缺陷, 該電晶體不見得失效, 也就不影響電路; 但對右邊而言, 左上角電晶體會完全失效, 就會影響到電路運作; 那麼在相同的客觀條件下, 同樣的缺陷破壞面積發生率, 顯見右邊的電路壽命要低得多.


看完上面簡述, 相信有些網友心裡已有底了; 在我們週遭中, 某些人電腦好似特別容易壞, 外觀也無異樣, 其實多半與地電位有關, 而這並不能用漏電斷路器來解決的.

另外還有個案例, 是我在北部某核電廠處理網路時所碰到的, 也是與接地有關; 有空有興趣, 我再打字簡述..