引用:
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作者DeepVoice
關於第一點會有如此誤解是很合理的
為什麼會如此做牽涉到所謂分層快取的概念
我相信根據前面的解釋大家都知道了 要[大] 要[多路關聯] 要[OOXX]下要快是很難的
所以我們把原本可以一層搞定的快取分層
把第一層快取縮小 這層快取的目的是[在可接受的命中率下盡可能的快]
所以第一層快取儘量降低關聯性 儘量調整快取的大小 來達到較高的速度
而命中率的部份就交給第二或更後面的快取來補足
此時後面這幾層快取注重的是命中率 速度不是第一優先考量[當然還是重要]
所以會有較大容量 以及較高的關聯度
整段的結論就是
[要增加快取命中率 大家通常同時增加關聯度以及快取大小]
但是不代表
[增加快取大小的同時必須增加關聯度 亦或 增加關聯度時必須增加快取大小]
不知這樣的解釋是否可以接受
假設還有疑問的話建議參考WIKI看看有沒分層快取的相關資料
第二點我了解了
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謝謝回答
順便補充其它「片面性能」的推測上有跡可尋之處：
1.Intel可以把L2的速度做到L1的二分之一左右甚至更快，但AMD只能做到四分之一左右甚至更慢。(這裏說的速度純粹是以 Everest Cache Benchmark 的實測數據來做比較，不考慮其它變數)
2.Intel可以把L2做到6M之譜且依舊維持第一點說的高速，更重要的是其延遲週期之表現反而優於上一代只有4M的產品
3.Intel可以把L2的關聯做到24路，但AMD只能做到16路