瀏覽單個文章
DeepVoice
Major Member
 

加入日期: Jan 2005
您的住址: 台北市
文章: 166
引用:
作者zzz333
這是搞笑的不要太認真.


不過以現在技術是可以做到的,
拿ibm的edram來做就可以同時解決速度跟功耗,
ibm新的cell已經用edram來做L2了,
而巴掌大旳cpu以前ibm就做過了,(八核powerpc)


cache認真回答:

其實cache的擊中率關係最大的不是硬體設計而是OS,一般OS會把cache規劃成3區:

1. 當一般ram用OS專用區不會cache out.
2. 不會cache out區.(這跟OS設計有關,一般都是一些緊急程式不能被cache out,ex.cache管理程式)

3. 一般cache區.
一般情況只要擊中就是由硬體自動,
但是一旦miss硬體只會產生一個中斷叫cache管理程式自己想辦法,
要cache out多少從dram哪個位置搬進多少都是由程式決定不是硬體,
OS設計好壞影響非常大.

老實說我對這種說法滿好奇的
由於算盤書第三本仍停留在討論P4和K8的階段
所以我上網搜尋了一下相關資料

根據我是PDF的PDF所述
K10的L1採用 2關聯度的LRU L2採用16關聯度的近似LRU
CORE2的L1則是 8關聯度的 應該是近似LRU(8關聯度還LRU太噁心)
整體看起來似乎都是硬體控制
想請問一下資料來源讓我增長些見識

當然假如原PO說的是指說像OS劃出部分記憶體給其餘更慢速裝置作為快取
那我一定舉雙手雙腳同意
我所好奇的點是現在X86家族的CPU中
是否有CPU的L[X]快取是由軟體管理而非硬體這點
還請提供資料
舊 2009-07-10, 09:25 AM #55
回應時引用此文章
DeepVoice離線中