引用:
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作者visionary_pcdvd
恕我跟您抬槓一下：
有關「快取是不是越大越好」，大概去年就有人以C2D為對象做過「軟體實測」了，結果也證明確實越大越好，怎麼會「偏頗」？
當然任何事物都有邊際效用的問題，但上述測試已證明C2D以雙核共享6M快取並沒有大而無當的問題。而 Sandy Bridge 以四核共享8M，平均每核心分配到的快取容量反而變小了，當然更不會有大而無當的問題。
DeepVoice 的「解釋」我會再看看，但若拿不出實測證據來支持他上面的結論，終究也只是一種理論罷了。畢竟全世界最懂 Core微架構 的只有Intel自己，Intel這樣設計必然是經過無數次計算跟驗證的結果，其架構、效能、成本等各方面的考量又豈是教科書的理論就能隨便加以含括的...相信您能理解我的意思。
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基本上，上GOOGLE找一下快取命中率就可以很輕易的看到一堆前輩會提到，快取不是大就好，命中率才是重點
"理論上"，再次強調是理論上，快取的確是越大越好，因為越大的快取可以增加命中率
但實際上，越大的快取會照成更多delay，同架構的cpu下也需要不同的演算來使用不同大大小的cache
好的設計可以彌補更大cache照成的delay而利用更大cache照成的優勢來增加performance
架構 設計才是重點 單純的拉大cache是沒有什麼意義的，要舉實例也很簡單
像前幾個世代的P4 CG P4 EG，後者將L2 CACHE加到1M但不見有什麼顯著的效能提升
而同期的K8 L2 512K在較低時脈卻可贏過P4不少，將時脈再拉高點 256K的sempron也可贏P4
因為架構不同，要怎麼比?跟本就是張飛打岳飛，然後再來比誰穿的戰甲比較紮實一樣
之所以要提實測，就是在不同需要下去評估東西的好壞，同多個較客觀的軟體來分析
然而C2D在較大的CACHE會有更好的效能，不代表Sandy Bridge就會有更好的效能
是可以合理而樂觀的推估會比較，但一切還是以實物出來為準，天曉的I社會不會出什麼包
DeepVoice兄用很平易的解釋如果您覺得很不夠的話，小弟推薦您這本書
D. A. Patterson and J. L. Hennessy, "Computer Organization & Design: The Hardware / Software Interface", Morgan Kaufmann press
這就是俗稱的白算盤，當然也有中文本的
http://www.books.com.tw/exep/prod/b...item=0010402189
引用:
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作者thon
大爺，筆戰不是這樣"自我感覺良好" + "搬出神主牌" 就可以砲個不停的。
最早之前講的是AMD跟INTEL，現在又扯CORE的快取大小，選手都不同了，
當裁判的都沒發現？趕快把偷換的選手驅逐出場吧...
快取也不是東扯西扯之後來一句 "大 = 快" 就沒事了，快取共享牽扯的存取問題更多
(結構、演算法)。D網友的那段"解釋"差不多是每本課本都有的程度，我想這小小的
"解釋"有這麼多大師來背書，應該很有公信力了吧？看不懂原文書的話沒關係，
有名的版本都有中譯版。內容圖文並茂，以您聰穎的天資來看這應該不是啥大問題，
還請撥空閱覽一番再來討論，相信可以激盪出更多美麗的火花。
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說真的，現在網路上流於自我感覺良好的文章越來越多，這類真正重要的基礎理論卻不見的有人要看要相信
雖然說小弟我也是啦，每每回頭看以前自己講過的蠢話就會覺得丟臉
，只能期許自己再多增加實力別再犯
每次看到有人願意長篇大論來解釋一些錯誤的觀念就會真是佛心來著