當年 P4 的設計把 pipeline stages 硬生生的從 P3 的十幾拉到三十幾
就是要讓 cpu 時脈能夠快
所以頻率低的時候效能就只有被別人笑的份
當年 Amd 就是靠這一個錯誤過風光了兩年