C2D 目前還是 FSB 架構, 容易造成瓶頸, 當然, INTEL 粉絲喜歡強調 FSB Data Bus Band Width 可達 12 GB/s 足以應付目前各種需求.

但是, 12 GB/s 是理論值, 當電腦實際應用跑多工環境時, CPU 同時需要交替 Access 各種高速 (ex - 顯示卡,記憶體,USB,1394) & 低速 (ex - HD,光碟機,音效,健盤滑鼠,網路,PCI卡) 的元件, 這些 I/O Task 都需要爭搶 FSB Data Bus 的 Token & Band Width, 就會造成瓶頸.

如果是 "封裝四核" (即 X2X2), 則連 X2 <=> X2 之間的協同工作也要透過 FSB Data Bus, 使用上會更加擁擠.

AMD 的 CPU Data Bus 架構的設計, 在多工環境之下比較具優勢 :
- Core <=> Core 之間的協同工作由 Switch Bar 負責 (獨立 data bus band width)
- Core <=> 記憶體由內建 Memory Controller 負責. (獨立 data bus band width)
- CPU <=> 北橋 HT Link
- CPU <=> 南橋 HT Link
(HT Link 也是獨立 data bus band width)

INTEL 要到未來的 Nehalem 使用全新的架構, 才能擺脫 FSB 瓶頸的困擾.