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alience
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加入日期: Mar 2003
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作者sutl
首先,看這種放大圖怎麼可能知道真實面積

我講的是大小比例,以前K8的L2面積比核心還大,現在比核心小那麼多,當然是因為L2縮小了啊。

至於快取頻寬share的問題,我想至少比記憶體頻寬被share好多了。

以前intel雙CPU主機板(例如440BX)共用一個北橋頻寬,那才真的是災難

分享式設計的優點在百核心這個想法下是有利的,因為每個核心都很小,同樣的面積可以塞入更多核心,在多線序軟體的支援下,或許L2頻寬被瓜分的缺點不會那麼明顯。

反正目前intel的想法是盡量塞核心,何時會達到性能瓶頸,大家等著看


你指的應該是130nm L2 1M的k8 L2 cache所佔die面積超過核心吧
但是我已經很明確的告訴你
90nm Rev.E Die size 199平方釐米 L2佔81平方釐米
90nm Rev.F Die size 220平方釐米 L2佔77平方釐米
可見製程縮小對於縮小cache應該是有較大助益的
所以光用比例來猜L2大大縮小有點不合理
至於多核心share cache問題
我想除了頻寬share之外
控制存取的困難度上升造成的latency增加也是一個關鍵
就目前看到的
IBM power6和intel Itanic 2都將用deditcated L2+share L3
而非share L2
我想這些都是trade-off的問題
舊 2006-05-17, 10:50 PM #25
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