引用:
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作者alience
L2 cache看起來小應該是65nm縮小電晶體的關係吧@@
90nm的Rev.F x2 die size是220平方釐米
2x1MB的L2 cache只有77平方釐米
至於dedicated或是shared
dedicated應該是好做,balance不佳,
shared反而複雜,但balance佳
可是到4core或是更多core時share應該會出現L2頻寬上的瓶頸
因為L2頻寬也是share
除非L2頻寬一直加上去
且4core以上要做share cache的control unit應該比dedicated複雜多了
看不出AMD浪費在哪裡
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上面的寫的滿清楚的啊! 關鍵就在可以用二層的時候為什麼要用三層的快取。
我想 AMD 概念上大概是用兩組雙核再加一個 shared 的 L3 去做，才變成你形容的樣子。
可以用二層解決不用而得用三層，那就是一種浪費。所以樓上的才說可能得重新再設計成二層的架構比較好啊。