引用:
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作者adelies
沒有辦法取得這樣的檔案。另，Signal Integrity 影響到 Power Integrity 再影響回到 Signal Integrity 的模擬，並非 spice 就能搞定。
每次這種討論，好像都忘記晶片一定要數據解碼 > 檢查 > 重新把打散的資料重組，經過這樣的程序，正常狀況下資料是會回來的。因此，jitter 的影響，勢必是以另外的方式呈現到輸出端。
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先簡單假設VRef 沒ripple
或是有固定 signature 的ripple
DAC 沒那麼耗電 對於供電的電路研究也不少
所以先這樣假設應該還可以
我沒管那邊是因為
現在還有在吵的還包括APE -> optical/USB -> DAC
這種情形
所以我第一會希望了解的是input jitter 對 standard DAC circuit output 的影響
解碼部分的耗電也沒多高