感謝大大的說明~
AMD這種設計感覺也頗有效率的
難怪很久以前看過Athlon的****寫384KB cache,原來是因為這樣...
(那時候覺得,那P3為啥不把兩個加起來寫,雖然P3 P4的L1都不大)

不過大大您說miss的時候L1的victim進L2
那如果有大量資料都只需運算一次的話
那這樣L2大小其實影響有限嘛(難怪Duron效能沒輸Athlon太多就是因為這樣...)

另外如果L2速度比L1慢的話(好像在Duron裡L1 L2速度差不多? SlotA版的Athlon才有非同步速度?)
那豈不更拖慢速度?