http://www.techreport.com/onearticle.x/8734
個人認為 dual-core k8 可能還是頂多改成 DDR2 memory 頻寬就夠了，但是到了 2007 年的 quad-core 時，可能就一定要加上 L3 cache，以舒緩記憶體頻寬，個人認為 quad-core k8 or k9/k10 的伺服器版本甚至要到 4-channel 以上 memory controller 才夠用。
至於 L3 cache 會不會加到 M2 我不曉得，不過以 k8 架構，就算 s939 與 s754 要加上去也不是大問題，如果能加上去是最好，但很可能是成本問題吧，不是要減少 L2 cache，就是要到 fab36 的 65nm 12" 晶圓，AMD 才有足夠的產能與良率吧。

http://www.digit-life.com/archive.shtml?dl20030429
http://www.geek.com/news/geeknews/2...30505019855.htm
這至前年 4 月的 rumor 了，如果依照上面的 feature，k9 將會使用 DDR2，speculative branching 與 rollback cache，L3 cache，ALU pipeline 增長到 15 stages，20 FPU stages，i-cache 與 decoder 將會 double speed，並使用 HyperTransport2 突破 1Ghz，如果 amd 真的這樣做，最好再加上一條整數 pipeline 到 4 條，就可以輕易對抗 meron 與 conroe 了。

http://www.xbitlabs.com/news/cpu/di...1016140742.html
http://www.xbitlabs.com/news/cpu/di...1015181956.html
k9 的臆測。

http://www.anandtech.com/cpuchipset...aspx?i=2387&p=1
http://www1.oc.com.tw/forums/msgexc...&allfrom=172880
2005 年 AMD CEO 與 AnandTech 的 Anand Lal Shimpi 和 The Tech Report 的 Scott Wasson和 HardOCP 的 Kyle Bennett 會談的內容，提到 AMD 未來的方向。