引用:
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作者xiemark
Intel/AMD之前使用的是SOI Silicon-on-Insulator 係降低substrate leakage.
現在使用high K，提高閘極絕緣電容， 以降低gate leakage，主要的原因是因為量子效應。造成的tunneling effect。
而interconnect 使用銅製程以降低電阻，使用low-k技術以降低電容，RC一降低，速度才會快。這幾種技術並不是互斥，可以一起使用。
因此不是改用，而是加上。
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以high-k材料來取代原本的二氧化矽層，雖然可降低閘極的漏電流，但高介電材料不是會使接面電容上升，電晶體的工作速度下降。這也是研發人員很頭大的一個問題(漏電減小，但電晶體性能下降。還是要速度快，但有較大的漏電流，功率消耗。真是很難取捨的問題)。
不知intel用了此技術後，對於時脈的提升是不是也會造成困擾。
不過由圖中看出，intel好像只是加厚二氧化矽的厚度到3nm(雖然圖中沒寫是二氧化矽)，真得有用到high-k材料嗎。
不過接面電容值也上升為原來的1.6倍了。