pipeline 只有在分支預測錯誤時要 clear 重來
這跟 L2 cache 的命中率沒關吧
L2 cache 沒命中 pipeline 也不會就因此需要 clear 吧
命中率的高低跟 cache management algorithm 有關係，跟分支預測演算法沒關係
引用:
Originally posted by yunjing
其實這和頻寬沒有關係....
主要是因為CPU架構的差異....
P4的高依賴外頻及L2 cache主要是因為pipeline過長和分支預測的影響....
到L2 cache提取資料有命中率的問題....
但是如果命中率太低的話....Pipeline有20stage使的clear pipeline時間也會增加不少
進而造成效能不彰....
L2的命中率除了改善分支預測的演算法之外...就是加大L2 cache
L2 Hit Ratio越高...清 pipeline時間和次數減少...效能自然提昇....
這點在P4和celeron之間就可以了解其差異...
但是換成EV6的AMD XP系統....
由於pipeline只有12stage....加上L1 Cache就比P4大了數倍....
Cache 命中率自然就高了....就算沒有在L2之前hit到資料....
Clear Pipeline也不會花很多時間....
因此在L2只有64k的duron和L2有256k甚至是L2有512K的xp3者之間
並不會有太大的差異...
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