PCDVD數位科技討論區 - IDF2006：Intel Tera-scale級處理器架構曝光

在今天舉行的Intel Developer Forum(IDF)Fall 2006上，Intel首次把該公司對Tera級處理器的構思全盤托出。
根據Intel的介紹，他們構思中的Tera級處理器有以下特點：

1、將可能採用22柰米製程製造，晶片尺寸為13毫米x13毫米的規模大小，耗電量100W，晶片上內建48MB Cache，共計4億個電晶體。考慮中的核心數量規模有12核、48核、144核等。到16柰米時代，同樣的晶片面積、耗電等級，將內建96MB Cache，80億電晶體。

2、核心數量規模取決於對所謂的大核心、中核心、小核心的選擇。單核心而言，大核心性能為1的話，中核心性能為0.5，小核心性能為0.3，但是由於小核心的尺寸較少，同樣的晶片面積可以容納更多的小核心，因此在22柰米時代小核心的多線程性能優勢最大，其次是中核心。不過到了16柰米時代，中核心的性能會在4線程應用中超越小核心方案。

3、Intel前所未有地積極宣傳Speculative Multithreading（投機多線程）技術，很有可能成為Intel Tera級別處理器的首款軟體編程、硬體實現方式。

4、上圖就是Intel的Tera處理器架構圖，從這個圖來看，其中整合了記憶體控制器、I/O控制器甚至特製的硬體引擎。其中，每四個內核心共用一小塊的cache，然後連接到內部的scalable On-die Interconnect Fabric（互連結構）上，實際上處理器內的一切單元部件都掛在了這條SOIF匯流排上，有點類似Cell的設計。不過和Cell不同的是，Intel非常強調"內核心"的ISA（指令集架構）是一致的，而Cell內部的ISA有兩種（PPC和SPE），這對於編寫程式的人來說顯然是非常重要的資訊。不過另一方面，Intel並沒有告訴我們這些內核心的ISA到底是IA32還是IA64。

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