0.13製程的Thoroughbred出現ㄌ
 

http://www.watch.impress.co.jp/pc/d...13/comdex04.htm

千呼萬喚"屎"出來
真是等到"屎"都出來ㄌ
可別再延期ㄌ

我好奇的有
1.有沒有採用同位素超純矽材料?
2.L2 cache的latency有沒有最佳化;寬度有沒有改成256byte( now 64)
k7無法拉大與 p3的差距就受制在L2 cache的latency與資料寬度....

Re: 0.13製程的Thoroughbred出現ㄌ
 

5425大大:
準備coco吧

真是令人興奮阿~
不過怎麼新ㄉCPU反而跟以往TB比較像??
電阻又從下面般上來ㄌ...~_~
Dieㄉ形狀也變回長方形...
還有一直有ㄍ疑問
Thoroughbred縮寫是什麼阿??

經由Adol老大指導
這顆核心跟現行XP一樣是32位元的
不一樣的指示改為0.13製程
以及之前發表的L2增大為512k
但連結的網頁表示
QuantiSpeeda、L1cache128KB、L2cache256KB
核心大小為80mm平方而Athlon XP則為129mm平方小ㄌ30%以上
預計2002年第2季的第3ㄍ月發售(2002年6月)

反觀Intel
2002年的第1季(約3月)推出Pentium 4的0.13μm版Northwood
L2cache加大為512KB提升ㄌNorthwood的效能

AMD認為縮小核心製程提升時脈,則L2快取不必加大也可與同時脈的p4 512k打平
以核心架構性能而言並沒有提升L2快取的必要......

對於只用者而言這該如何說ㄌㄟ
我想這只是成本與技術的藉口吧
這顆只是過度性的產品
還是比較期待0.10μm製程的Hammer

日文不太好,以上只是個人觀點,如有錯誤請指導..謝謝

那篇日本原文寫道：這顆除了製程比較小外，核心跟palomino是一模一樣的。

TB也是因為這樣時脈才拉得上去,
PIII就是因為L2 Latency過短,時脈才拉不上去.

Athlon 的 L2 Cache 資料寬度是 64 bit (再加上 8 bit ECC)
不是 byte

Athlon 的 L2 Cache 資料寬度是 64 bit (再加上 8 bit ECC)
不是 byte
->sory...:D ,謝謝指正!

TB也是因為這樣時脈才拉得上去,
PIII就是因為L2 Latency過短,時脈才拉不上去.
->也受制於95年的P6 bus....,我認為夾在k8與p4之間,amd應該利用超純矽+0.13(這樣時脈應該就可以拉得很高了.....)
並把L2 cache做最佳化,這樣才是終極k7阿....