一、我48樓說cache與DRAM兩者之單位面積、成本、功耗等天差地遠...我看不出你這則說的跟我說的有何關聯？引我48樓之言卻講不相干的事不好吧 :jolin:

二、「有些人」是誰你可不可以明講？我還是看不出你講的是那些人 :stupefy:

三、其實兩巨頭原本都有自己的強項，後來也都有學習對方一部份優點，競爭的雙方彼此仿效是常有的事。不過AMD近年相對走下坡是事實，SSE5的規格也確實不如AVX...
　
　

這是搞笑的不要太認真. :ase


不過以現在技術是可以做到的,
拿ibm的edram來做就可以同時解決速度跟功耗,
ibm新的cell已經用edram來做L2了,
而巴掌大旳cpu以前ibm就做過了,(八核powerpc)


cache認真回答:

其實cache的擊中率關係最大的不是硬體設計而是OS,一般OS會把cache規劃成3區:

1. 當一般ram用OS專用區不會cache out.
2. 不會cache out區.(這跟OS設計有關,一般都是一些緊急程式不能被cache out,ex.cache管理程式)

3. 一般cache區.
一般情況只要擊中就是由硬體自動,
但是一旦miss硬體只會產生一個中斷叫cache管理程式自己想辦法,
要cache out多少從dram哪個位置搬進多少都是由程式決定不是硬體,
OS設計好壞影響非常大.

x64的規格就是由AMD主導的...

感謝deepvoice大的解說。
聽君一席話，勝讀十年書。
我以前覺得快取越大越好，現在才知道不完全正確。

老實說我對這種說法滿好奇的
由於算盤書第三本仍停留在討論P4和K8的階段
所以我上網搜尋了一下相關資料

根據我是PDF的PDF所述
K10的L1採用 2關聯度的LRU L2採用16關聯度的近似LRU
CORE2的L1則是 8關聯度的 應該是近似LRU(8關聯度還LRU太噁心)
整體看起來似乎都是硬體控制
想請問一下資料來源讓我增長些見識

當然假如原PO說的是指說像OS劃出部分記憶體給其餘更慢速裝置作為快取
那我一定舉雙手雙腳同意
我所好奇的點是現在X86家族的CPU中
是否有CPU的L[X]快取是由軟體管理而非硬體這點
還請提供資料

上面說的是實作面的東西,書上找不到的,(國外應該有)
請參考實作品 http://kernel.org/

還有盡信書不如無書,
很多寫書的人本身是不懂實作的,
而懂實作人也不一定會寫書.

:think:

容我插一下花

快取大不代表命中率高

演算法才是重點

這點相信大家都會同意

另外，有關C2D很依賴快取一事
說真的現有所見的測試報告，雖說是拿同樣時脈不同快取大小的CPU來測
問題是不知道有沒有注意到一點，這些C2D CPU，L2管線數並不相同！！

不同的管線數，CACHE的效益可是完全不同的！

蠻期待 Intel 完全整合繪圖及北橋功能的單晶片處理器
想看看繪圖方面是效能極佳還是笑能極佳

一、唉！除非你能證明AMD的快取演算法比Intel的快取演算法還高明，否則命中率也好、演算法也罷，不都是空話 :jolin:

二、你講「管線數」不對！正確的說法叫「Associative(關聯性)」

三、我看過的相關評論只說從「Merom-4M」tick 到「Penryn-6M」有將快取關聯性從16路提高到24路，倒沒聽說從「Penryn-3M」到「Penryn-6M」之間有改變快取關聯性。
但如果快取越大關聯路數也要越多才合理，那也只是證明 Penryn-6M 的快取設計一樣是正確的，Intel的RD又不是笨蛋，你懂的他們會不懂嗎 :jolin:
再者，雖然我只拿實際產品及實測數字做比較，但並不表示我對「快取命中率、演算法、關聯性...」等完全沒概念 :jolin: 原因我上面已經說過了

四、與快取演算法相較，Intel的非循序執行管線與LSD等設計才是更值得大書特書的吧！你們既然有時間吵快取演算法，為什麼不順便討論一下更技術性的東西