不是說因為AMD的DRAMC做進CPU了
所以Cache的依賴小了
也許本身DRAMC的效能改善
就能使CPU的整個效能變好
不一定完全和Cache有關

因為要炒股價啊 :laugh:
當初飛龍一代大敗給C2Q時,不是連K11的消息都放出來炒了.
之後就沒消息一直到最近.

內建記憶體控制器的縮寫是IMC，別隨便亂造字好嗎 :jolin:

快取依賴小了？那 Phenom II 弄個又慢又不小的 6M L3 是專程當花瓶討批呀 :stupefy:

IMC可縮短存取記憶體時的總延遲時間，但K8沒有L3，所以總延遲時間反而比K10佔優勢，也就是K8在這方面反而快一點點

總之你還是不要亂猜了
　
　

DRAMC這個字不是我造的
去GOOGLE一下第一頁就有很多關於這個字的解釋
反倒是IMC我去GOOGLE看不到什麼跟MEMORY相關的連結

一、OK，算我孤陋寡聞，不過 DRAM Controller 並沒有「內建」的含意，所以還是請你用「IMC」或「內建記憶體控制器」

二、「IMC」在我1樓PO的晶粒架構圖最下方的長方形區塊中就有，這縮寫應該是官方通用術語，我可沒騙你
　
　

GPU核心的時脈是分開的

不過考量到同在一顆晶片上，可超幅度應該是能夠預見了 :jolin: .......

大爺，筆戰不是這樣"自我感覺良好" + "搬出神主牌" 就可以砲個不停的。
最早之前講的是AMD跟INTEL，現在又扯CORE的快取大小，選手都不同了，
當裁判的都沒發現？趕快把偷換的選手驅逐出場吧...

快取也不是東扯西扯之後來一句 "大 = 快" 就沒事了，快取共享牽扯的存取問題更多
(結構、演算法)。D網友的那段"解釋"差不多是每本課本都有的程度，我想這小小的
"解釋"有這麼多大師來背書，應該很有公信力了吧？看不懂原文書的話沒關係，
有名的版本都有中譯版。內容圖文並茂，以您聰穎的天資來看這應該不是啥大問題，
還請撥空閱覽一番再來討論，相信可以激盪出更多美麗的火花。

基本上，上GOOGLE找一下快取命中率就可以很輕易的看到一堆前輩會提到，快取不是大就好，命中率才是重點

"理論上"，再次強調是理論上，快取的確是越大越好，因為越大的快取可以增加命中率

但實際上，越大的快取會照成更多delay，同架構的cpu下也需要不同的演算來使用不同大大小的cache

好的設計可以彌補更大cache照成的delay而利用更大cache照成的優勢來增加performance

架構 設計才是重點 單純的拉大cache是沒有什麼意義的，要舉實例也很簡單

像前幾個世代的P4 CG P4 EG，後者將L2 CACHE加到1M但不見有什麼顯著的效能提升

而同期的K8 L2 512K在較低時脈卻可贏過P4不少，將時脈再拉高點 256K的sempron也可贏P4

因為架構不同，要怎麼比?跟本就是張飛打岳飛，然後再來比誰穿的戰甲比較紮實一樣 :laugh:

之所以要提實測，就是在不同需要下去評估東西的好壞，同多個較客觀的軟體來分析

然而C2D在較大的CACHE會有更好的效能，不代表Sandy Bridge就會有更好的效能

是可以合理而樂觀的推估會比較，但一切還是以實物出來為準，天曉的I社會不會出什麼包

DeepVoice兄用很平易的解釋如果您覺得很不夠的話，小弟推薦您這本書

D. A. Patterson and J. L. Hennessy, "Computer Organization & Design: The Hardware / Software Interface", Morgan Kaufmann press

這就是俗稱的白算盤，當然也有中文本的

http://www.books.com.tw/exep/prod/b...item=0010402189


說真的，現在網路上流於自我感覺良好的文章越來越多，這類真正重要的基礎理論卻不見的有人要看要相信

雖然說小弟我也是啦，每每回頭看以前自己講過的蠢話就會覺得丟臉 :jolin: ，只能期許自己再多增加實力別再犯

每次看到有人願意長篇大論來解釋一些錯誤的觀念就會真是佛心來著 :laugh:

恩....人有錯誤就要承認
所以我翻了翻前面的文章
似乎真的沒看到1.5倍的說法
在這裡認真的像原PO道歉

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不過 我想任何人看到這分隔線就知道我要開始長篇大論了.....
所以當然不能讓大家失望

閣下對我的[快取不是越大越好]抱有疑問
老實說這很正常 市面上每顆量產的CPU似乎都能藉由快取增大而提升效能
似乎也沒聽說過哪顆CPU因為快取增大而效能減低的
那 為什麼有個怪人上來說快取不是越大越好
快取4GB弄得跟記憶體一樣大豈不爽快?

基本上解釋是這樣的
首先 藉由前面的文章 我想看到這邊的都基本上知道了所謂的快取命中率
也就是我所要的資料有多少機會在這個快取之中
但是這邊有個問題[快取命中率可不可能到達100%]
基本上是不大可能 因為 [沒使用過的資料必定不在快取裡]
所以當我們第一次使用一筆資料時 快取必定MISS 這稱為[冷啟動失誤]
這個失誤[不會隨著你的快取增大而有任何變動]
唯一能夠降低這個失誤的方法是增大[快取區塊]的大小
注意 是[快取區塊大小]而非[快取大小]
所以從一開始就已經確定了一件事
[就算你無限的增大快取 命中率仍然會會到某值後不再增大]

再者 命中率的提升和快取大小的增長兩者間關係明顯的非線性
我們直接可以預期到的[隨著快取大小越來越大 增加 好比說1MB所能增加的命中率越來越少]
快取的增加(區塊大小等等其餘參數不變的狀況下)直接導致找出資料是否在快取中時搜尋時間變長
而且快取的大小直接影響到晶片的面積 當然也影響到成本
所以廠商當然也不蠢
只有在增加快取大小仍能提供合理效能增益時才會做增加快取的動作
也就是增加的快取大小不影響或微量影響延遲但提升的命中率所造成影響超越前者的狀況下才增加快取
所以當然世面上同架構 同頻率 同OOXX的產品快取大的想必比快取小的快
也因此 閣下提出的C2D軟體實測結果和理論本身不違背

當然 假如我有錢請Intel或AMD做個12吋披薩大的[CPU + 不知幾GB去了的快取]
再去量測其效能 想必比較能具有說服力
不過阮囊羞澀 沒法做到就是了
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整篇重要的大概就只有幾句話
1.冷啟動失誤不會隨快取加大而減少
2.所以就算你快取夭壽大 還是有不可避免的MISS
3.而當其他MISS機會隨快取增大而減少時 冷啟動失誤在所有失誤中所佔的比率就變高了
4.廠商不會搬石頭砸自己腳(雖然最近某廠砸了兩次)

大老爺 :jolin: 一碼歸一碼，壞蛋大在25樓談「cache大小跟Intel的cache」，我就跟他談「cache大小跟Intel的cache」，哪有偷換選手 :jolin: 該驅逐出場的是你這位自我感覺良好的大老爺 :jolin: 還神主牌呢 :jolin: :jolin: :jolin: 政客的那一套別拿到這裡來

教科書的理論固然可培養基礎專業知識，但並不是你學精了就有本事幫Intel設計CPU啊大老爺 :jolin: 講難聽點學校是落後技術的學習場所，最先進的技術都在一級大廠的研發中心裡，以教科書的理論去揣度一級大廠的研發成果，還詣望激盪出什麼火花呀 :stupefy: