不好意思 自打嘴巴
看來要CPU1的DATA還是要等CPU1寫回main memory
CPU2才能抓 那這樣SUTL兄說的就沒錯了...

之前PO的只想強調DATA的專一性而已 沒想太多
好久沒看計組 差不多都該忘了 :laugh: :laugh: :laugh:

這應該是memory hierarchy的觀念吧
既然要做更多層 L2的速度應該會更往上升吧
更接近CPU的速度
否則當初也不會有L1.L2 cache. memory的出現
直接去硬碟抓就好啦 :laugh:

由exclusive cache引起的同步問題
應該從k7的SMP系統就有了
不知k8L有沒有對此做出改善@@

很抱歉筆誤，是 512KB L2 cache 才對，不然怎麼會比 1MB 小一半，與 x4 = 2MB 呢。

http://techreport.com/reviews/2005q...75/index.x?pg=2
"In the dual-core chip, cache coherency for the two local CPU cores is still managed via MOESI, but updates and data transfers happen through the system request interface (SRI) rather than via HyperTransport."
應該不是這樣吧，K8 應該是透過 cache coherency protocol MOESI 來達到 cache coherency 的，然後 dual-core 透過 SRI(crossbar) 去另外一顆核心的 cache 讀取資料(如果存在於另外一顆核心的快取中，就不透過記憶體控制器了)，所以效率才會好。而外部的 cpu 則還要透過 HyperTransport，所以 dual-core 性能更高。

採用hypertransport的co-processors(協同處理器)

http://www.theregister.co.uk/2006/0...rc_fpga_module/

http://tweakers.net/nieuws/35002

好神奇...協同處理器....不知道做什麼 :rolleyes:

可以專門負責物理運算或浮點運算的處理工作..也可以透過協同處理器來增益運算效能

co-processor 通常會為某些運用來作硬體加速的動作，像是浮點運算等加速。

http://arstechnica.com/news.ars/post/20060315-6392.html
像是 AMD 曾經考慮過要使用 Clearspeed 的數學輔助運算器，來加強浮點運算性能。

http://www.xtremedatainc.com/xd1000_brief.html
http://www.theregister.co.uk/2006/0...dule/print.html
而目前還有一種給 opteron 用的 co-processor，是用 FPGA 來做，就是可用軟體重新規劃電路，相當具有彈性，譬如要加速 FFT、DCT、matrix 等等特別的演算法，可以用硬體在幾個週期內算出來，而不是用軟體去做 iteration，有一類的超級電腦就是內建 FPGA 的。

http://www.amdzone.com/modules.php?...order=0&thold=0
又有另外一家公司也推出 opteron 的 coprocessor，NetLogic Microsystems 的 NETL7，用來處理 content processing，像是檢查giga 等級以上的網路封包內容(data,audio,vidio)、字串搜尋、 Regular Expression matching、平行搜尋大量的病毒等等的 signature。

可以用來鎖高價EDA 軟體...

http://www.dailytech.com/article.aspx?newsid=2489
65nm CPU "Rev G"12/06上市