PCDVD數位科技討論區 - Intel 發表世界第一 22nm Trigate

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半導體立體堆疊是不錯

不過良率的問題很大

散熱的要求增高

低功耗低發熱時還好說

一旦時脈拉高功耗一上升

那就是麻煩的開始

難不成將來的cpu散熱要做成夾心餅乾那樣

將兩頭都包起來 :laugh:

那接腳要怎麼連出來 :stupefy:

引用:

作者liccaba

等一下我再重新解釋這2句話的定義

在低電壓下有 37 %效能增進表示的應該是在低電壓下才有效能增進

如果把電壓調高就沒有效能增進意思也就是在低電壓下可以跑出比之前更高的效能

在固定效能下有降低 >50% 功耗表示的應該是在某個預設時脈下功耗可以降低

但時脈調高後功耗就會暴增意思也就是在低時脈下可以比之前更省電

如果是這樣受益最大的應該是筆電和HTPC和低階CPU 每瓦效能可以大幅提高

但中高階的應該就受益不到這就好像是一種邊際效應一樣

當你要突破這條界線時所要付出代價必需增加好幾倍

我玩線上遊戲也是這樣頂的裝備比普通的裝備好1~2倍但價格卻會暴增10~20倍以上

我不是相關專業出身所以有誤還請糾正

這邊的電晶體效能與耗電都是跟 32nm Bulk 製程比較 (這次P1270 製程還有導入 High-K 跟 Tri-gate)

討論電晶體特性都會討論 Delay (Performance, 頻率) / Leakage (Power Consumption) 與電壓之間的關係
通常而言電壓越大 Delay 越低, Leakage 越大, 製程間的特性曲線也不太一樣

引自pc.watch

在相較於32nm Bulk 製程, 22nm Tri-gate 可以在相同頻率下以75% - 80%的作業電壓下作業, Active Power 有50%的降低.

引自anandtech

在固定電壓狀況下, 在低電壓(0.7)有37%的效能增進, 在高電壓(1V) 也有18%增進..

這些特性幾乎有跨兩個Process node的表現...

引用:

作者IDF

這個技術只是Transistor 的 Gate Oxide 跟 Inversion 接觸面由 Planar (2D) 變成立體包覆面體積形狀幾乎沒有甚麼改變...散熱也不是問題... Die 本來就已經有好幾層了...

引用:

作者Xforce

Die 本來就已經有好幾層了...

是嗎? 請問聽誰說的?

如果好幾層DIE圖片早就好幾張了

IC產業成本估算

是好幾層沒錯，晶圓加工就是不斷蝕刻再堆積增加層數的

平常廠商秀的die照，是未上最後保護層的裸晶圖，那已經是堆疊完成的半成品

多數人玩遊戲是不會手動超頻CPU的

引用:

作者Xforce

我不是相關專業出身所以有誤還請糾正...

請問Delay的單位是什麼?
毫秒嗎?

引用:

作者白魔導士

請問Delay的單位是什麼?
毫秒嗎?

應該是32nm 1v下的 delay 為 1單位的比例曲線

引用:

作者Xforce

在固定電壓狀況下, 在低電壓(0.7)有37%的效能增進, 在高電壓(1V) 也有18%增進..

這些特性幾乎有跨兩個Process node的表現...

你說的這些在巴哈也有人發表
http://forum.gamer.com.tw/C.php?bsn...A=215695&tnum=9
意思大概是高階CPU也有10~15%的增進

受益最大的還是中低階以下的產品很明顯是為了對抗ARM而來的

引用:

作者liccaba

高階CPU 應該不會只有10~15%的增進, 整體 Power envelope (Active Power)降低後, 能塞的Core更多或是時脈可以拉更高...

為了對抗ARM? 這種技術已經談了有十年以上... 只是 Intel 實作較早量產..
TSMC 也會在16nm製程導入類似的 FINFET,
把製程技術跟 ARM 對抗搞在一起實在有點不妥...