如果照 intel 的說法 MCP 可當做多核心的話，Power4 與 Power5 MCM 封裝都早已經是 dual-core * 4 = 8-core 了，我印象中 IBM 也沒有這樣說過。不過 RWT 的 CMP 倒是把 intel presler MCP 也算進去卻沒把 ibm MCM 封裝算進去，有點護航的感覺....
其實我想 many core 是有極限的(可別把 intel 吹噓要做到 100 核想像成那麼單純，到時候 intel 又要像 netburst 一樣碰壁)，像是許多核心共用 bus 與記憶體控制器的問題，intel 更糟的是記憶體控制器還遠在北橋，ibm/sun/amd 較早做出雙核的公司早已看出此問題，把記憶體控制器在 cpu 上，減少了一些問題，但是核心一多，還是會遇到記憶體頻寬不足的問題，有賴新的記憶體技術像是 FB-DIMM 或是 4-channel 以上的記憶體控制器來解決吧!!!
而共用快取也是一大問題，像 ibm 採用複雜的 2-port 設計，使得兩核心能同時存取快取，而 cache 的 set associative 也必須再加大，4-core 以上呢??? 而 AMD 的 private L2 cache 加上 shared L3 cache 或許是比較好的緩衝做法。

+1
:jolin:

IBM也助AMD一臂之力,AMD的多核心才會出的這麼順利

個人也是認為這是個可行的方法。

-----------(分隔線下完全沒有實際的東西，完全個人亂想)-------------------
由各項運算處理做過最佳化的副處理器來處理個別資料
多組副處理器處理過的資料，再交由主處理器匯整(只做整合)
分類負責
應該比較符合效率
=========(或許是圖示的"妄想"配置)=================
【儲存媒體/?端】←→【副處理器1】→ (初步處理過的資料)→ → ↓

【網路/?????端】←→【副處理器2】→(初步處理過的資料) → ↓

【記憶體】←→【主處理器】 ← ← 【待整合的資料】← 【?橋】
【圖形處理器端】←→【副處理器3】→(初步整合過的的資料) →【?橋】 ↑
=============================================
不過這這樣一來軟體也要更改???
-----------------(以上純粹個人"虛構"~如有雷同純屬巧合~XDXD)-----